CMOS NAND-Gatter
Im Unterforum Grundlagen - Beschreibung: Grundlagen und Fragen für Einsteiger in der Elektronik
| Autor |
CMOS NAND-Gatter
Suche nach: cmos (1584) |
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BID = 630158
M@xxx
Gelegenheitsposter
Beiträge: 50
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Hallo,
ich würde gerne noch genau wissen wollen, wieso bei der CMOS-Technik dem NAND-Gatter der Vorzug gegeben wird?
Liegt das daran, dass man weniger Platz braucht, da bei NAND das Pull-UP-Netzwerk aus zwei parallelen PMOS besteht und die NMOS in Reihe sind und sich dadurch die geringere Beweglichkeit der Ladungsträger in PMOS mit dem erhöhten Widerstand der Reihenschaltung der NMOS ausgleicht, sodass alle Transistoren die gleiche Weite haben?
Oder hat das andere Gründe?
Wie sieht das mit der Geschwindigkeit aus? Ist NAND auch schneller als NOR bei CMOS-Technik?
Ich bedanke mich schonmal für alle Antworten!
Gruß,
Max |
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BID = 630159
perl
Ehrenmitglied
Beiträge: 11110,1
Wohnort: Rheinbach
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Zitat :
| | wieso bei der CMOS-Technik dem NAND-Gatter der Vorzug gegeben wird? |
Wird es das ? Das ist mir nicht bewusst.
Normalerweise nimmt man die ICs, mit denen man die gewüschte Funktionalität am einfachsten erreicht.
Zitat :
| | da bei NAND das Pull-UP-Netzwerk aus zwei parallelen PMOS besteht und die NMOS in Reihe sind und sich dadurch die geringere Beweglichkeit der Ladungsträger in PMOS mit dem erhöhten Widerstand der Reihenschaltung der NMOS ausgleicht, sodass alle Transistoren die gleiche Weite haben? |
Das war bei den allerersten 4000er (und wohl auch der74C-Serie) der Fall. Mittlerweile gibt es mindestens ein halbes Dutzend weiterer CMOS-Technologien.
Seit dem Aufkommen der 4000B-serie vor über 30 Jahren haben praktisch alle CMOS ICs Pufferstufen an den Ausgängen, sodass die ansteuerende Logik das Verhalten des Ausgangs nicht mehr beeinflusst.
Die relativ grossen Ausgangstransistoren sind übrigens auch für einen grossen Teil der Gatterlaufzeit verantwortlich. Die eigentliche Logik ist meist erheblich schneller-
Zitat :
| | Ist NAND auch schneller als NOR bei CMOS-Technik? |
Schau in die Datenblätter der betreffenen Logikfamilie, dort steht es ganz genau.
Ich habe aber den Eindruck, dass es bei deiner Frage garnicht so sehr um Logikbausteine, sondern um Flash-Speicher geht.
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BID = 630212
M@xxx
Gelegenheitsposter
Beiträge: 50
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Zitat :
| | Das war bei den allerersten 4000er (und wohl auch der74C-Serie) der Fall. Mittlerweile gibt es mindestens ein halbes Dutzend weiterer CMOS-Technologien. |
Okay, ich hätte schreiben müssen, dass sich die Frage auf die statische CMOS-Technologie bezogen hat. (So nennt man doch die von mir beschriebene Schlatungstechnik in CMOS, oder?)
Dass NAND der Vorzug gegeben wird, habe ich schon mehrmals gelesen, das ist natürlich nur relevant, wenn man Schaltungsdesign auf Transistorebene betreibt.
Zitat :
| | Ich habe aber den Eindruck, dass es bei deiner Frage garnicht so sehr um Logikbausteine, sondern um Flash-Speicher geht. |
Es ging schon um Gatter, aber weil ich auch gelesen hatte, dass NAND-Flash-Speicher "schneller" ist als "NOR-" (kann man vermutlich nicht verallgemeinern), dachte ich, es könnte vielleicht mit der Schaltzeit zusammenhängen, dass NAND Vorzugsgatter ist.
Grüße
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BID = 630221
perl
Ehrenmitglied
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Zitat :
| | hätte schreiben müssen, dass sich die Frage auf die statische CMOS-Technologie bezogen hat. |
Die Antwort auch.
Dynamische MOS-Schaltungen sind heute weitgehend verschwunden, wenn man mal von Spezialanwendungen wie CCDs und DRAMs absieht.
Zitat :
| | Dass NAND der Vorzug gegeben wird, habe ich schon mehrmals gelesen, das ist natürlich nur relevant, wenn man Schaltungsdesign auf Transistorebene betreibt. |
Aber wer bäckt sich seine Chips schon selbst?
Derjenige kann sich dann natürlich auch seine Transistoren optimieren oder unkonventionelle Versorgungsspannungen vorschreiben.
In der Praxis, bei fertig gekauften ICs existiert der Unterschied aber nicht (ausser eben bei der 4000A-Serie).
Beispiel:
Für die HCMOS-Typen 74HC00 (NAND) 74HC02 (NOR) werden z.B. im Datenblatt von STM sowohl gleiche Verzögerungszeiten wie auch gleiche Flankensteilheiten des Ausgangssignals genannt.
Verzögerungszeit t PLH, t PHL: typ 9 max 15 ns
Anstiegszeiten t THL, t TLH: typ 8 max 15 ns
(bei 4,5V, C L=50pF. Die Flankensteilheiten werden an den 10% und 90% Punkten der Signalamplitude gemessen, während die Verzögerungszeiten an den 50% Punkten gemessen werden.)
Sogar für den simplen Inveter 74HC04 werden diese Zahlen genannt!
Man sieht, dass die Schaltgeschwindigkeit hauptsächlich durch die Anstiegs- und Abfallzeiten der Ausgangsstufe begrenzt wird, während die logische Verknüpfung allenfalls etwa 1ns beisteuert.
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