Das ist nur
ein Verfahren um vertikale MOSFETs herzustellen.
Die ersten kommerziell erhältlichen MOSFETS, 3N-Typen, Dual-Gate wie der 40673, oder auch die 4000er CMOS-Logik, benutzten laterale MOSFETs.
Diese entspechen i.W. der üblichen Erklärung, und bei ihnen liegen Source und Drain, vom Kanal getrennt, nebeneinander.
Diese Geometrien wurden photolithografisch erzeugt, was bei der damaligen Technik aber nur mit Strukturgrößen von etwa 5..15µm möglich war.
Dementsprechend war das auch die geringstmögliche Kanallänge und daraus resultierte ein relativ großer On-Widerstand.
Wegen des hohen On-Widerstands konnte man so keine Leistungstransistoren herstellen; man musste entweder den Kanal kürzer oder breiter machen.
Ende der 1970er entwickelte man (bei Intersil?) ein spezielles Ätzverfahren, mit welchem man in den Kristall mit den wesentlich dünneren epitaktisch aufgewachsenen p- und n-Schichten eine V-förmige Rinne einätzen konnte.
Diese dünnen Epitaxieschichten liegen in der Grabenwand offen, sodass man sie lediglich noch oxidieren und mit dem Aluminium-Gate bedampfen musste. Der V-FET, dessen Kanallänge nur der Dicke der Epitaxieschicht entspricht, war geboren:
http://www.circuitstoday.com/v-fet-or-power-mosfets
Auf diese Weise wurden die ersten Leistungs-MOSFETs (ursprünglich für Hochfrequenz) hergestellt und in Folge wurden, teilweise sicher auch zur Vermeidung von Zahlungen an den Patentinhaber , weitere Verfahren entwickelt um vertikale FETs herzustellen.
http://www.fairchildsemi.com/an/AN/AN-558.pdf
[ Diese Nachricht wurde geändert von: perl am 21 Mär 2010 18:48 ]
