100Mhz Datalogger im Eigenbau, hier: Schnelle Pegelwandlung

Hallo Forum!

Ich baue gerade einen Datalogger, der Logiksignale mit 100Mhz samplen soll. Läuft auch alles schon, aber es gibt natürlich Probleme.

Die Signale kommen nämlich nicht direkt auf meinen Datenlogger, sondern müssen erst auf LVTTL gebracht werden (3,3V Logikpegel), da die eingehenden Logikpegel an sich von Aufnahme zu Aufnahme unterschiedlich sein können. Üblicherweise liegen sie zwischen 1,5V bis 12V. Zum Glück gibt's auch eine Referenzspannung, die zur Wandlung benutzt werden kann. Bislang wurde ein "high speed" Komparator von Maxim verwendet (MAX962), die recht naive Schaltung sieht so aus (exemplarisch ein Kanal):

            Vref
              o
              |
             |-|
             | | R1=47k
             |_|
       _____  |   |*   MAX962
X1 o---|   |--(---|+ *
       -----  |   |    *--------o Out1
     R3=4,7k  o---|- *
              |   |*
             |-|
             | | R2 = 39k
             |_|
              |
             ---

(soviel zum Thema ASCII-Schaltbild)

Erstaunlicherweise funktioniert das Ganze auch ganz gut. Probleme sind:

- Vref rauscht ganz schön, daher schaltet der Komparator trotz interner Hysterese von 4mV wie wild herum, falls Vref nicht anliegt (und das kommt leider während der Aufnahmen vor!). Diese Daten werden dann völlig unnötig aufgenommen.

- Die Schaltung beeinflusst das System, von dem die Signale abgegriffen werden sollen, zu stark. Wahrscheinlich ist der Eingangswiderstand zu klein (MAX962 hat 130k Innenwiderstand).

- Bei schnellen Signalfolgen (12Mhz) und kleinen Signalpegeln (2V) wird der Komparator zu langsam und liefert zu spät den High-Pegel. Das liegt vor allem an R3, wenn der entfällt, gibt's das Problem nicht mehr. Allerdings wird das System dann auch wieder stärker beeinflusst.

Ideen zur Lösung waren bislang, den Komparator mit einer externen Hysterese zu beschalten (Rückkopplung), allerdings beeinflusst dies das zu testende System bei hohen Frequenzen sehr stark (warum auch immer).

Eine Idee wäre die Verwendung einen weiteren Komparators, der die Aufnahme stoppt, falls Vref unter einen gewissen Wert fällt.

Gibt es da noch schönere Methoden? Wie könnte man das System und die Schaltung effizienter entkoppeln? Gibt es generell noch andere Ansätze, variable Eingangslogikpegel bei der geforderten Geschwindigkeit zu wandeln?

Ich bin für Hilfe dankbar,

Grüße,

Rasfunk