Hallo!

Hier sind zwei Schirmfotos. Das von einem CD-Gerät eingespielte Signal läßt oben und unten auf dem Schirm einige Zentimeter schwarz, daher das große Seitenverhältnis. Rechts und links wir das Bild dagegen vom schwarzen Gehäuse des Fernsehers begrenzt.

MfG,

Weisswedereinnochaus.

Ist OSD und VT richtig da?

Hallo,

ja, die vom Steuerprozessor ST92R195 über die Pins 41-43 und 44 (RIN1, GIN1, BIN1 und FBLIN1) dem VDP3116B zugeführten und so dem (bei mir nicht synchronisierten) Bild überlagerten RGB-Signale werden zeilensynchron dargestellt und sind also lesbar. Kein Wunder, da dem Steuerprozessor an Pin 49 (HSYNC) ja das wirkliche HFLB-Signal vom Pin13 des VDP zur Verfügung steht.

MfG,

Weisswedereinnochaus.

Wenn also OSD funktioniert, würde ich ins Servicemenü gehen und die EEPROM Werte kontrolieren siehe Anleitung.

PDF anzeigen

Hallo,

danke für die Tabelle zur Kontrolle des 8kByte-EEPROMs 24C32. (Es handelt sich dabei um eine deutsche Fassung der als Info 241 vom 17.07.00 unter <http://www.eserviceinfo.com/downloadsm/983/Schneider_TV9.html> verfügbaren Tabelle).

Die über das NVM-Menü (NVM = non-volatile memory = nichtflüchtiger Speicher) des Service-Modus aus meinem EEPROM ausgelesenen Werte unterschieden sich von den Tabellenwerten völlig (könnten meine vorausgegangenen Messungen und Experimente die Ursache dafür sein?). Diese falschen Werte bleiben nach Aus- und Wiedereinschalten des Fernsehers per Netzschalter erhalten.

Ich habe daher das Gerät wie beschrieben zunächst per Info-Menü (Menüpunkt Reset)auf den "Auslieferungszustand" zurückgesetzt. Dieser
Zustand wird seitdem bei jedem Einschalten des Geräts auf dem Schirm gemeldet. Die EEPROM-Werte wurden dadurch verändert; wie zu erwarten, entsprachen sie im aber noch nicht genau den Tabellenwerten.

Schließlich habe ich die EEPROM-Werte über das NVM-Menü des Service-Modus auf die Tabellenwerte für meine Bildröhre (A66EMZ43X07) sowie meinen Tuner (6002 PH5) gesetzt. Auch diese Werte bleiben bei Aus- und Wiedereinschalten per Netzschalter unverändert.

Bei allen meinen Änderungen der EEPROM-Werte blieb der Verlust der Zeilensynchronisation jedoch immer bestehen!

Vielleicht war meine experimentelle Auftrennung des I2C-Bus zwischen Steuerprozessor ST92R195 und Videoprozessor VDP3116B doch nicht ganz aussagelos?

Hilfe,

Weisswedereinnochaus.

Wenn es genehm ist, gehe ich im eurem Fehlersuchbaum einmal einen Schritt zurück...
Du schriebst

Zitat :

da dem Steuerprozessor an Pin 49 (HSYNC) ja das wirkliche HFLB-Signal vom Pin13 des VDP zur Verfügung steht.

Aber das HFLB Signal kommt meiner Meinung nach primär vom Teiler C307/306 im der H-Ablenkung.
Dieses Signal geht durch R771 und wird mit D701/702 auf -0.7/+5,7V im Pegel begrenzt und dann als Hsync dem Steuerprozessor St92irgendwas zugeführt. Der Pin 13 des VDP31soundso bekommt über R772 ebenfalls dieses Signal zu sehen. Pin 13 des VDP ist also nicht, wie du ausführst, ein Ausgang, der das Signal HFLB dem Steuerprozessor zur Verfügung stellt, sondern er ist selbst ein Eingang, der HFLB von der Zeile sieht. (Fig 2.28 S27 des Datenblattes und Tabelle 4.2 S47 : Pin 13 Pin Name: HFLB Type: IN(put) )

So besehen steht doch die Frage offen, ob der VDP am Pin13 hinter R772 auch genau das sieht, was der ST als Hsync sieht.
Zeigt der Knoten D702/701 vielleicht weitere Impulse innerhalb der 64us Zeile? Ist das Signal an D701/702 auch sauber auf die Maximalwerte geklemmt bzw was sagt Oszillogramm OZ-13 (sofern du da einen Sollwert hast)? Ist die Versorgung des VDP sauber?

Zitat :

Vielleicht war meine experimentelle Auftrennung des I2C-Bus zwischen Steuerprozessor ST92R195 und Videoprozessor VDP3116B doch nicht ganz aussagelos?

Ich habe jetzt nicht das ganze Datenblatt durchgesehen und bin der Software-Crack, aber da du dich offenbar mit der Programmierung/Initialisierung des Chips eingehender beschäftigt hast, eine Frage:
Kannst du Aussagen darüber treffen bzw geht aus dem Datenblatt hervor, ob der VDP bei einem Kaltstart/Reset und ohne Initialisierung durch den I2C (I2c abgehangen) synchronisieren würde?

Hallo,

zunächst ein paar Klarstellungen: Im letzten Beitrag lies "4kByte-EEPROM 24C32" für "8kByte-EEPROM 24C32". Zu Pin 49 (HSYNC) des Steuerprozessors und Pin13 (HFLB) des Videoprozessors wollte ich im vorletzten Beitrag nur gesagt haben, daß diese miteinander verbunden sind (gemessen etwa 0.3 Ohm), was aus dem Schaltplan nicht eindeutig hervorgeht: ST92R195 und VDP3116B sehen daher immer dasselbe Zeilenrücklaufsignal. Schließlich könnte noch von Bedeutung sein, auf welche Weise der Fehler zuerst auftrat: Seit einigen Jahren schaltet sich der Fernseher im Betrieb gelegentlich selbsttätig aus. Das hat gewöhnlich keine weiteren Folgen, einmal war das Bild nach dem Wiedereinschalten jedoch vertikal verschoben, was im Service-Modus korrigiert werden mußte. Und neuerdings war dann nach dem Wiedereinschalten einfach die Zeilensynchronisation weg. Beides muß nicht gänzlich unverwandt sein ...

Das Zeilenrücklaufsignal wird also mit einem kapazitiven Teiler am Kollektor der Zeilenendstufe abgenommen und zugleich dem VDP3116B (Pin 13) und ST92R195 (Pin 49) zugeführt. Bei der Signalformung weist meine Platine eine Änderung (von nur ganz wenigen, die mir insgesamt aufgefallen sind) gegenüber dem Schaltplan unter
<http://www.eserviceinfo.com/downloadsm/983/Schneider_TV9.html> auf: Der Widerstand R771 und die Begrenzerdioden D701+D702 sind durch zwei kapazitiv gekoppelte NPN-Transistorstufen ersetzt worden, die das Signal zweimal invertieren. (Die Diodenbegrenzung war offensichtlich der Beispielschaltung im Vorab-Datenblatt entnommen worden; spätere Auflagen des VDP scheinen aber mit Eingangschutzdioden ausgestattet worden zu sein, die hierbei wohl gefährdet wären.)

Ich hatte das an Pin 13 (HFLB) des VDP anliegende Zeilenrücklaufsignal geprüft, da es für die Funktion wichtig zu sein schien: Es weist genau einen Impuls pro Zeile auf, die Pegel betragen 0,15 V und 5,0 V, das Tastverhältnis liegt bei 14%, die Anstiegszeit bei 45ns, die Abfallszeit bei 25ns (jeweils von 10% auf 90%). Wie zu erwarten entspricht der Impulsabstand dem von Pin 50 (HOUT) des VDP und ist also für das eingespeiste Videosignal etwas zu lang. Ansonsten arbeiten Q302 bis Q304 offensichtlich richtig: es wird der ganze Schirm bepinselt, und die Hochspannung kann nicht weit daneben liegen. Meine Messung von OSZ-13 zeigt sinusförmige Buckel von 12us Breite und 45V Höhe auf einer fast ebenen Grundlinie, das Musteroszillogramm dafür liegt mir (wie alle anderen) nicht vor.

Auch die Versorgung des VDP hatte ich geprüft, insbesondere die digitale Versorgungspannung an Pin 15 (VSUPD), da jeder Einbruch unter 4,5V für mehr als 50ns laut Datenblatt hier für 50us eine Umschaltung in den "Standby-Modus" bewirkt, was das an Pin 50 (HOUT) beobachtete Tastverhältnis von 50% erklären könnte. Die im Oszillogramm von VSUPD sichtbaren regelmäßige Spitzen übersteigen +-100mV jedoch nicht, das Multimeter zeigt hier eine mittlere Spannung von 4,91 V an.

Ich war nach Durchsicht der Voreinstellungen für die Parameterwerte des VDP3116B (S. 31 bis 45 im Datenblatt von 1998) zu der Auffassung gelangt, daß er mit diesen Werten synchronisieren sollte, doch kann ich mich angesichts der Komplexität des Ganzen sicher irren (der VDP war mir bis vor einigen Wochen völlig unbekannt). Man muß hierbei z.B. beachten, daß das Videosignal nach Reset von Pin 63 (VIN3) genommen wird und nicht von Pin 61 (VIN1). Bei Eingriffen in die Videoeinspeisung wiederum ist zu beachten, daß der Koppelkondensator (680nF im Schaltbild) für die Klemmung auf den Austastwert verwendet wird. Übrigens bemerkt der Steuerprozessor das Fehlen des Videoprozessors und schaltet das Gerät dann nach einigen Minuten aus; diese Zeit reicht aber für Messungen.

Was nun?

MfG,

Weisswedereinnochaus.


[ Diese Nachricht wurde geändert von: Weisswedereinnochaus am 13 Feb 2010  0:29 ]

Auf Grund der Vorgeschichte würde ich auf das EEPROM tippen. Das wird wohl nicht ursächlich der Fehler sein. Ich vermute das durch einen Hochspannungsüberschlag (am DST oder in der Röhre) es zur Abschaltung und zu einem Datenverlust im EEPROM gekommen ist.

Hallo.
Ich habe mir gerade nochmal das Schaltbild von ESI gezogen, das du da verlinkt hast. In dem Paket ist auch in der TV9Tryby.pdf Datei auf S11 eine Modifikation unter dem Blickpunkt "verbesserte Immunität bei Statischen Entladungen" beschrieben, die Z703 und das Massepotential von IC701 betrifft. Wurde bei deinem Gerät dahingehend bereits von Werk aus modifiziert? Das Kurzschließen von Z703 in der Masseleitung des VDP klingt für mich nämlich nicht schlecht, und das taucht auch in allen anderen Modifikationen rund um IC701 auf.
Wenn du VsupD geprüft hast (am IC) kann man ja wohl Probleme mit Elko C705 ausschließen, oder? Mal einen bekannt guten Elko parallel dazu gelötet?

Zitat :

Auch die Versorgung des VDP hatte ich geprüft,

Das umfasst auch die Vsup-ANA-Versorgungen an Pin 36 und der an Pin 58? Die Standby Versorgung an Pin53? Da sind im Plan überall Induktivitäten zwischen Versogungsspannung und IC-Pin gezeichnet, wobei direkt am IC mit einer Elko/Kerko Kombination geblockt wird. Ist der Elko sauer, könnte es da möglicherweise schwingen.
Als erste Verzweiflungstat des Tages; Hast du Material da um probeweise C302 und 303 in der Ablenkung zu tauschen? Vielleicht gefällt dem IC nicht die Phasenlage zwischen dem erzeugten Hout und dem Hflb der zurückkommt, weil die Ansteuerung des HOT irgendwo verschliffen wird.

Weiter am VDP:
Der Elko an Pin57 zur Entkopplung der A-D Referenzspannung wurde geprüft?
Hast du dir einmal das Signal am analogen Videoausgang Pin59 bzw dann hinter Q705 angesehen? Wenn die Verarbeitung des analogen Videoeingangssignals bereits im analogen Frontend des VDP schief läuft (wie du in einem Beitrag vermutest), ist dort vielleicht schon ein Fehler zu sehen, da dieses Signal nach der Klemmung im Frontend ausgekoppelt wird. (Datenblatt S7 Fig 2-1)

Dann schau dir mal S14 fig 2-12 und den Zusammenhang zwischen dem FSY Signal und dem Analogen Eingangssignal an. Wenn ich das richtig verstehe, ist dann, wenn PLL1 gerastet hat ein FSY Signal zu messen, dessen führender Impuls zeitlich mit dem Beginn des Zeilensynchronimpulses zusammenfällt. Wenn du ein 2K-Oscar hast und dann K1 auf den Zeilensynchronimpuls des Analogsignals triggerst und dir FSY dann auf K2 ansiehst, müsste man sehen können, ob PLL1 rastet.
Ein ähnliches Spiel sollte sich für PLL2/PLL3 (wegen dem von dir erwähnten EHPLL Bit) mit dem MSY Signal anstellen lassen (S27 Fig 2-28/29)
Und was das CSY an Pin 8 gegenüber dem analogen Eingangssignal macht wäre auch einmal interessant zu sehen. Soweit ich das sehe wird das CSY vom TV aus den ermittelten Syncsignalen wieder zusammengebaut.
Wenn du im Frontend ein anloges Signal ohne Bildinhalt reingibst (Schwarzbild von einer Test/Picture/Jpeg-Bild DVD/CD) und FSY/MSY/CSY gegen das analoge Eingangssignal darstellst, müsste ja gut zu sehen sein, wie wo und wann die Syncsignale nicht in den Gleichlauf kommen.

Und als letzten verzweifelten Einfall:
Könnte das ein Problem mit dem Quarzoszi am IC sein?
Du schreibst im ersten Post, dass du den VDP getauscht hast, hast du auch ein Quarz zum probeweisen tauschen da?
Einfach so am Quarzoszi im Betrieb messen ist vielleicht keine gute Idee. Bei einem Ausfall des Taktes durch die Tastkopfkapazität könnte es dir (wie früher beim TEA2029 mit seinem Keramikresonator) die Zeilenendstufe abschießen.

Viel Glück.

Edit:
Ja, was Jupp da sagt macht auch sehr viel Sinn.
Das würde ja praktisch auf ein nicht gesetztes EHPLL Bit herauslaufen, was dann dahingehend nachzuweisen wäre, dass FSY zwar noch synchron zum analogen Eingangssignal ist, aber CSY und MSY nicht mehr, weil PLL2 und PLL3 durch EHPLL abschaltbar sind.
Da laut Datenblatt das Bit EHPLL nach Reset Defaultwert 0 hat, sollte somit die Synchronisation nach Reset mit abgehangenen Bus auch gar nicht möglich sein.



[ Diese Nachricht wurde geändert von: Hakufu am 13 Feb 2010 16:11 ]

Hallo,

wieder zwei Berichtigungen (seufz): Im ersten Abschnitt des letzten Beitrags lies "was auf dem Schaltplan noch anders aussieht" für "was aus dem Schaltplan nicht eindeutig hervorgeht". Und im dritten Abschnitt lies "etwas zu kurz" für "etwas zu lang".

Danke für den Hinweis auf die falsche Vorbesetzung des EHPLL-Bits. Es ist denkbar, das dadurch neben der Ausschaltung von PLL2 und PLL3 auch PLL1 irgendwie (etwa zwecks interner Signalkonsistenz) beeinflußt wird, denn auch das an Pin 7 (FSY) des VDP gemessene Synchronsignal hat schon den verkürzten Impulsabstand. Das blieb bei mir auch nach Abklemmen der I2C-Leitungen so ... Und da dem VDP offenbar nichts fehlt, müßte also auch der Steuerprozessor das EHPLL-Bit falsch setzen ... Das wäre eine Erklärung für alles.

Umso mehr scheint der Vorschlag von Jupp80, unter diesen Umständen das EEPROM auszutauschen, richtig zu sein, denn das kostet fast nichts (0,37 Euro laut Reichelt-Katalog). Wäre aber ganz schön verrückt, wenn Defekte im EEPROM zur Abschaltung des EHPLL-Bits im VDP führen, ohne daß der Steuerprozessor davon was merkt und meckert ...

Ausführliche Antwort auf Hakufus Beitrag später.

MfG,

Weisswedereinnochaus.

Ein leeres EEPROM von Reichelt wird nur funktionieren wenn du das Dump hast und es selbst brennen kannst.

Hallo Jupp80,

wir reden doch vom Daten-EEPROM des Steuerprozessors (einem eingelöteten seriellen 24C32) und nicht dem Programm-EPROM (einem gesockelten parallelen 27C1001 für Einmal-Programmierung)?

Ich habe die von Dir zur Verfügung gestellte Anleitung so verstanden, daß die EEPROM-Werte bei der Rücksetzung auf den "Auslierungszustand" vom Betriebsprogramm neu geschrieben werden (diese Werte befinden sich also auf die eine oder andere Weise im Programm-EPROM), und danach nur noch einige gerätespezifische Werte gemäß mitgelieferter Tabelle korrigiert werden müssen - die Anleitung ist ja gerade für den Fall des EEPROM-Wechsels gedacht. (Was übrigens darauf hindeutet, daß diese Dinger im normalen Betrieb kaputtgehen können.)

Allerdings müßte bei mir ein irreversibler Schaden im (riesigen) Bereich der nicht-tabellierten Werte vorliegen, um das Verhalten zu erklären. Andererseits ist es denkbar, daß das Steuerprogramm solche unbrauchbaren Daten erkennt und die Initialisierung des VDP dann einfach links liegen läßt, was zwar den Verlust der Synchronisation mit dem Videosignal zur Folge hätte, die (wichtige) zeilensynchrone Einblendung von Texten aber nicht stört.

Mfg,

Weisswedereinnochaus.

Na´wenn du meinst, Versuch macht klug.