Simulation der Villard Schaltung - Detail Erklärung gesucht
Im Unterforum Grundlagen - Beschreibung: Grundlagen und Fragen für Einsteiger in der Elektronik
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Simulation der Villard Schaltung - Detail Erklärung gesucht
Suche nach: schaltung (31648) |
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BID = 893598
Spaceship11
Gerade angekommen
Beiträge: 4
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Hallo zusammen,
ich habe mich die letzten Tage mit der Villardschaltung beschäftigt und diese mal per Target simuliert.
Die "vereinfachten" Erklärungen im Netz verstehe ich, aber die Simulationsergebnisse geben mir noch ein par Rätsel auf. Anbei ein Screenshot der Schaltung und der Ergebnisse.
V(1): Quellspannung 10V, 50Hz
V(K): Spannung an C1
V(1,2): Spannung an C2
Nun zu den Simulationsergebnissen im Detail:
1. Halbwelle/Flanke auf: C1 und C2 werden je auf 5V (abzgl. Diodenspannung) geladen (Spannungsteiler).
1. Halbwelle/Flanke ab: C1 entlädt sich in die Quelle, gleichzeitig entlädt sich C2 nach C1. Damit bleibt V(K) konstant bei 5V.
2. Halbwelle/Flanke auf: V(1) lädt C2 auf 10V (abzgl. Diodenspannung) auf.
2. Halbwelle/Flanke ab: Hier fangen die Fragen an. Laut Simulation fängt bei t=19ms die Entladung von C2 nach C1 an. Warum ist das so?
In den nachfolgenden Wellen verschiebt sich der Start der Entladung dann weiter hinter den Zeitpunkt des Nulldurchgangs von V(1). Auch das verstehe ich nicht. Wie berechnen sich die Plateaus auf die V(1) geladen wird (-2,4V...-6V...-7,8 etc.)? Das Zusammenspiel zwischen Ladung von C2 in der neg. Halbwelle und Entladung in der pos. Halbwelle ist mir nicht klar.
Versuche ich vielleicht Dinge hier rein zu interpretieren die das Simulationsmodell gar nicht hergibt?
Wäre für Hilfe sehr dankbar... 
Gruß.
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BID = 893603
perl
Ehrenmitglied
Beiträge: 11110,1
Wohnort: Rheinbach
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Zitat :
| | 1. Halbwelle/Flanke auf: C1 und C2 werden je auf 5V (abzgl. Diodenspannung) geladen (Spannungsteiler). |
Dieser Zustand ist schon am Ende der ersten Viertelwelle erreicht,
Zitat :
| | 1. Halbwelle/Flanke ab: C1 entlädt sich in die Quelle, gleichzeitig entlädt sich C2 nach C1 |
Nein, C1 entlädt sich nicht, das wird ja von D2 verhindert. Die Spannung dort bleibt also bei +5V stehen.
Auch durch C2 fliesst erst wieder Strom, wenn die Quellenspannung +5V unterschreitet, weil dann das rechte Ende von C2 (C2.2) negativ wird und D1 leitet.
Dieser Stromfluss in C2 wird erst am Ende der 3. Viertelwelle beendet. Dann hat C2 eine Spannung von 10V, aber mit umgekehrten Vorzeichen.
Danach fliesst erst einmal kein Strom mehr durch C2, bis die Quellenspannung -5V in positiver Richtung übersteigt.
In diesem Moment liegt an C2.2 +5V an und es beginnt wieder das Spiel mit dem kapazitiven Spannungsteiler.
Um zu verstehen, welche Spannung sich dann am Ende der 5. Viertelwelle an C1 einstellt, denken wir uns einen Moment D2 entfernt.
C1 hat ja noch immer +5V, und C1.1 ist 10V negativer als C1.2. Wenn nun die Quellenspannung am Ende der 5. Viertelwelle +10V erreicht, liegt an C2.2 eine Spannung von +20V.
Das ist 15V positiver als die Spannung an C1 und wenn wir jetzt D2 wieder einfügen, dann teilen sich diese 15V in zwei mal 7,5V.
D.h. C1 wird dann auf 5V +7,5V = 12,5V aufgeladen.
Im nächsten Zyklus erreicht C1 dann die Spannung 12,5V + (20-12,5)/2 = 16,25V
Im darauf folgenden Zyklus dann 16,25V + (20-16,25)/2 = 18,125V usw.
Alles natürlich unter der Annahme von idealen Dioden, also Uf=0.
Die Spannungszuwächse folgen somit einer geometrischen Folge 15/2, 15/4, 15/8, ... mit Ausnahme der ersten Stufe, die nicht 15/1 beträgt, weil dort der C1 noch nicht auf -10V aufgeladen war.
Und genau das zeigt auch die Simulation. 
[ Diese Nachricht wurde geändert von: perl am 14 Jul 2013 3:40 ] |
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BID = 893619
Spaceship11
Gerade angekommen
Beiträge: 4
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Hi perl,
vielen Dank, jetzt ist der Knoten geplatzt... 
Damit erklären sich auch die Zeitpunkte zu denen der Strom durch Diode D2 einsetzt.
Gruß.
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